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如今靜態(tài)功耗已成為低功耗SoC設計的主導因素。功率門控（PG）是降低不同設計階段靜態(tài)功耗的最常用技術之一。它通過在待機狀態(tài)期間關閉設計的非活動部分來降低靜態(tài)功耗。在待機模式下關閉電源時，電源門控電路的狀態(tài)會丟失。提出了一種保持鎖存電路，用于在待機模式下保持功率門控電路的狀態(tài)。 但是這種技術需要在恢復功率時計算設計邏輯。在進入待機模式之前使用外部存儲器保存相關數(shù)據(jù)并在恢復供電時恢復它可以克服這個缺點并正確地恢復電路的狀態(tài)。但是可能是不可接受這種方法會導致額外的延遲和動態(tài)功率。

狀態(tài)保持功率門控（SRPG）技術在待機模式下使用獨特的觸發(fā)器（FF）值并解決了這個問題。然而，單比特SRPG增加了設計面積和靜態(tài)泄漏功率，這可以通過使用多比特SRPG技術來減少。因此可以減少所需保留單元的總數(shù)。多比特SRPG方法減輕了傳統(tǒng)SRPG技術的面積和功率開銷限制。實際上，可以改進庫中現(xiàn)有多位SRPG的布局。SRPG的改進基于設計布局可以減少金屬2（M2）和金屬3（M3）的軌道數(shù)量的事實，而且優(yōu)化程度取決于經(jīng)驗。

多位SRPG布局中較少的M2和M3可以提高其在場所階段中對標準單元的利用率。換句話說，我們可以在較小的區(qū)域內(nèi)放置相同數(shù)量的標準單元，然后可以節(jié)省芯片尺寸。以下部分將介紹從設計SRPG布局到物理綜合路線的完整流程。

2種觸發(fā)器的主鎖存器由vdd供電，差異來自從鎖存器。正常觸發(fā)器的從鎖存器由vdd供電，但SRPG的從鎖存器由vddc供電，即使在待機模式下也始終打開。然后使用SRPG可以快速重啟芯片。

繪制布局的過程不是調(diào)用現(xiàn)有的晶體管，而是創(chuàng)建新的多邊形，形成新的晶體管組合的過程。本文的創(chuàng)新是大幅減少SRPG標準單元中M2和M3的使用數(shù)量，以提高位置階段標準單元區(qū)域的利用率，從而減小芯片面積。在2比特SRPG中有太多M2軌道和M3軌道。M2是垂直的，M3是水平的。太多的高級金屬層將消耗布局和布線階段的路徑資源，然后無法改善標準單元的利用率。

經(jīng)過反復試驗，出現(xiàn)了一個新的布局，其面積和時序參數(shù)相同，但M2和M3較少。 從布局來看，M2的數(shù)量僅為2個軌道，M1的數(shù)量僅為一個軌道。 邏輯功能主要在M1中完成。 鑒于SRPG占據(jù)了核心區(qū)域的50％，高水平的金屬資源將大大節(jié)省。

基于2位SRPG形成4位SRPG的布局。我們將X軸上的2位SRPG鏡像為4位SRPG的第3位和第4位。但是2位SRPG和4位SRPG的構造存在一些差異。 因為在該SRPG中，第二位的掃描輸出信號將連接到第三位的掃描輸入信號，這需要額外的M2和M3來構建橋。 此外，上半部分的M2和下半部分的M2可以合并在一起。

與原始的4位布局相比，M2和M3的數(shù)量急劇減少，如表I所示。實際上，在4位SRPG的布局中，許多有源區(qū)域需要調(diào)整大小和連接。 此外，一些晶體管需要移開以節(jié)省橋接軌道的空間。 然后，必須縮小單元格布局以保證最小區(qū)域。 此外，每種SRPG都需要不同的驅動強度來滿足各種時序要求。 雖然遇到驅動強度8 SRPG，但擴展輸出逆變器是不夠的。 關鍵時序路徑中的逆變器也需要擴展，這在布局的中間并且沒有自由空間。 在這種情況下，邊緣多邊形被移除，這保持寬度不增長，然后由具有M2和M3的多邊形替換，以保持邏輯正確。

合成中使用的EDA工具是Cadence的RTL編譯器，它是一種快速有效的綜合工具。它為物理設計提供了出色的邏輯和互連結構，綜合的目的是將RTL代碼傳輸?shù)骄哂心繕藥斓木W(wǎng)表。為了檢測改進的多位SRPG的效果，我們使用MCU項目作為測試用例。 我們可以通過重新運行合成過程來替換舊的SRPG。 合成的主要階段包括加載RTL代碼，精心制作，應用約束，合成和分析報告。

首先，我們需要設置庫，腳本和RTL代碼的搜索路徑。 默認搜索路徑是RTL編譯器的啟動目錄。 命令set_attribute廣泛用于設置各種屬性。精化包括各種設計檢查和優(yōu)化，這是在綜合之前完成的必要條件。 在此階段，RC將首先構建數(shù)據(jù)結構，然后從設計中推斷出寄存器并執(zhí)行刪除冗余代碼。 如果代碼是由門級網(wǎng)表編寫的，那么RC會將它們鏈接到目標技術庫。RC可以優(yōu)化關鍵路徑的WNS以滿足設計要求。 但如果它無法改善關鍵路徑，則不會優(yōu)化其他路徑。

在布局和布線階段使用的EDA工具是Cadence的Encounter，它集成了Floorplan，Place，Nanoroute，并支持超過5000萬門的設計。自動放置和布線基于Encounter，過程為90nm。輸入文件通常是網(wǎng)表，物理庫文件和計時庫文件。庫交換格式（LEF）是布局布局中的必要庫文件，它是布局的抽象描述。它是庫文件的通用后綴。 LEF由ASCII編碼，易于維護和讀取。為了管理和應用，LEF文件總是分為技術LEF和Cell LEF。

我們可以通過加載以前保存的配置文件來加載設計，命令commitConfig用于應用配置文件。平面圖決定了IP和模塊的位置和大小。根據(jù)設計的風格和目標，平面圖包括標準單元行，輸入和輸出單元，引腳和電源條的位置。平面布置圖對時序收斂和細節(jié)路線至關重要。平面圖，地點和試驗路線是迭代設計過程。此外，在布局圖中，飛線代表模塊之間的連接關系。

在平面布置圖中，我們可以通過減少標準單元行來調(diào)整芯片的大小。邏輯模塊受到約束，利用率是一個重要的屬性。利用率定義為標準單元面積與整個芯片面積之間的比率。加載設計時計算初始目標利用率，利用量可用于計算模塊的大小，模塊的位置取決于它們的連接關系。

在VLSI設計中，區(qū)域是需要考慮的重要問題之一。討論了改進的多比特SRPG以實現(xiàn)減小的面積。實現(xiàn)改進的2位SRPG和4位SRPG以實現(xiàn)核心區(qū)域的更多利用。提出的方法在tapeout項目中實現(xiàn)。與原路線結果相比，芯片尺寸減小了2.3％。因此實驗結果表明，該方法更適合于減小芯片面積。

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